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【美國，英維思 Invensys FOXBORO IA系統(tǒng), Triconex ESD系統(tǒng)】
【美國AB ..1756系列,1785系列,1746系列,1747系列,1771系列】
【瑞士ABB.. 機器人 DSQC系列,ABB Advant OCS,ABB Procontic PLC CPU】
【法國施耐德140*康昆騰系列處理器,內(nèi)存卡,電源模塊等。】
【德國西門子Siemens MOORE,S5,S7,6DD等】
【美國通用電氣GE..IC693/IC697系列】
【美國Westinghouse（西屋）：OVATION系統(tǒng)、WDPF系統(tǒng)、WEStation系統(tǒng)備件】
【德國Bosch Rexroth（博世力士樂）：Indramat，I/O模塊,PLC控制器,驅動模
塊等?！?br />【美國Motorola（摩托羅拉）：MVME 162、MVME 167、MVME1772、MVME177等系列】
了解了SDRAM規(guī)格與內(nèi)存控制器的緩存器功能之后，接著就要設計SDRAM的初始化程序，其一般設計程序概述如下：
1. 設定刷新定時器(refresh timer)的預分頻(prescaler)參數(shù)：它決定刷新定時器的輸入頻率(input clock)?？偩€頻率除以此參數(shù)(或者還要再加上一個正整數(shù)值)就等于刷新定時器。
2. 設定刷新定時器的計時時間的長度(或刷新速率)：亦即，設定刷新SDRAM暫存內(nèi)容的時間間隔。當此計時時間終了時，內(nèi)存控制器會自動發(fā)出刷新請求。例如：若已知系統(tǒng)頻率和zui大可允許的刷新時間，就可以經(jīng)由預分頻參數(shù)、系統(tǒng)頻率、zui大可允許的刷新時間，求出適當?shù)乃⑿聲r間間隔(不能大于zui大可允許的刷新時間)。請參考上節(jié)的REFRESH RATE定義。
3. 設定基準地址(base address)：大多數(shù)的SoC都是采用多任務式總線(multiplexed bus)架構，使不同種類的內(nèi)存、不同的數(shù)據(jù)端口大小(port size)能夠共享使用相同的總線，此時，內(nèi)存控制器必須根據(jù)此基準地址，來和目前所要存取的地址做比較，之后，內(nèi)存控制器才能知道目前要和哪一種內(nèi)存——具有某種特定的屬性——進行存取作業(yè)。這些特定的屬性包括：內(nèi)存的作業(yè)模式或類型、數(shù)據(jù)端口大小、防止寫入、使用外部的內(nèi)存控制器、局部區(qū)域的獨立運算(atomic opration)、支持數(shù)據(jù)管線作業(yè)(data pipelining;可以增加一個執(zhí)行周期，以省略掉數(shù)據(jù)建立所需的額外時間)、數(shù)據(jù)是正確的。
4. 設定存取模式：這包含，設定SDRAM的大小、單一SDRAM的內(nèi)部記憶排的數(shù)量、行起始地址的位(row start address bit)、行地址線的數(shù)目(row address lines)、分頁模式(當總線閑置時，分頁是關閉的;亦或一直保持開啟，直到發(fā)生分頁失誤或執(zhí)行刷新作業(yè))、取消內(nèi)部記憶排交錯(bank interleaving)。
5. 設定作業(yè)模式：這包含，選擇多任務尋址的方式(記憶排交錯或分頁交錯)、啟動刷新作業(yè)、存取SDRAM時執(zhí)行何種作業(yè)、選擇多任務尋址的腳位與記憶排的多任務地址線、決定A10腳位、設定SDRAM的各種時間參數(shù)(請參考上節(jié)介紹與SDRAM規(guī)格書)、突量數(shù)據(jù)(burst)的長度、開啟外部多任務尋址、延長SDRAM的控制(命令)時間。
6. 按照不同內(nèi)存控制器的要求，執(zhí)行SDRAM的初始化程序(下列僅是范例)：
● 對所有記憶排，執(zhí)行PRECHARGE命令1次。
● 執(zhí)行CBR REFRESH命令8次。
● 執(zhí)行MODE REGISTER WRITE命令1次。
● 啟動刷新服務，讓SDRAM進入正常作業(yè)狀態(tài)中。
轉譯備份緩沖器1756-DNB/D AB
“轉譯備份緩沖器(Trantion Lookaside Buffer;TLB)”保存著zui近才被使用的“分頁表項目(page table entry;PTE)”。PTE是一種數(shù)據(jù)結構，包含著可以將“有效地址”轉譯成“實體地址”的信息。PTE是以分頁為一個儲存單位，一個分頁是4 KBytes。通常，32-bit處理器的一個PTE含有8 Bytes的信息，而64-bit處理器的一個PTE含有16 Bytes的信息。
通常，TLB是位于“內(nèi)存管理單元(MMU)”內(nèi)部，而且又可區(qū)分為：指令MMU內(nèi)的“指令TLB(ITLB)”、數(shù)據(jù)MMU內(nèi)的“數(shù)據(jù)TLB(DTLB)”。它們和外部內(nèi)存的關系很密切，所以，在完成SDRAM的初始化作業(yè)之后，通常會令全部的PTE無效，并關閉指令緩沖器(I Cache)和數(shù)據(jù)緩沖器(D Cache)，以清除所有殘留的數(shù)據(jù)。
結 語
內(nèi)存的控制方式在系統(tǒng)開機時就被決定了。因此，如果要對SDRAM進行硬件線路的除錯驗證，都必須在開機程序(boot code)中進行。若不了解SDRAM的規(guī)格和SoC處理器的內(nèi)存控制方式，這個除錯工作將會變得很困難。
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